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是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是藉助集成開發軟件平台，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統”編程）將代碼傳送到目標芯片中，實現設計的數字系統。
這以搶答器為例講一下它的設計（裝修）過程，即芯片的設計流程。 CPLD的工作大部分是在電腦上完成的。打開集成開發軟件(Altera公司Max+pluxII)→畫原理圖、寫硬件描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵信號，進行仿真，查看邏輯輸出結果是否正確→進行管腳輸入、輸出鎖定（7128的64個輸入、輸出管腳可根據需要設定）→生成代碼→通過下載電纜將代碼傳送並存儲在CPLD芯片中。 7128這塊芯片各管腳已引出，將數碼管、搶答開關、指示燈、蜂鳴器通過導線分別接到芯片板上，通電測試，當搶答開關按下，對應位的指示燈應當亮，答對以後，裁判給加分後，看此時數碼顯示加分結果是否正確，如發現有問題，可重新修改原理圖或硬件描述語言，完善設計。
如果要對芯片進行其它設計，比如進行交通燈設計，要重新畫原理圖、或寫硬件描述語言，重複以上工作過程，完成設計。這種修改設計相當於將房屋進行了重新裝修，這種裝修對CPLD來說可進行上萬次。

CPLD主要是由可編程邏輯宏單元（LMC，Logic Macro Cell）圍繞中心的可編程互連矩陣單元組成，其中LMC邏輯結構較複雜，並具有複雜的I/O單元互連結構，可由用戶根據需要生成特定的電路結構，完成一定的功能。由 於 CPLD內部採用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。到90年 代，CPLD發展更為迅速，不僅具有電擦除特性，而且出現了邊緣掃描及在線可編程等高級特性。較常用的有Xilinx公司的EPLD和Altera公司的 CPLD。

FPGA 通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連。可編程邏輯功能塊是實現用戶功能的基本單元，它們通常排列成一個陣列，散布於整 個晶片；可編程I/O塊完成晶片上邏輯與外部封裝腳的接口，常圍繞著陣列排列於晶片四周；可編程內部互連包括各種長度的連線線段和一些可編程連接開關，它 們將各個可編程邏輯塊或I/O塊連接起來，構成特定功能的電路。不同廠家生產的FPGA在可編程邏輯塊的規模，內部互連線的結構和採用的可編程元件上存在 較大 的差異。較常用的有Altera、Xinlinx和Actel公司的FPGA。FPGA一般用於邏輯仿真。電路設計工程師設計一個電路首先要確定線路，然 後進行軟體模擬及優化，以確認所設計電路的功能及性能。然而隨著電路規模的不斷增大，工作頻率的不斷提高，將會給電路引入許多分布參數的影響，而這些影響 用軟體模擬的方法較難反映出來，所以有必要做硬體仿真。FPGA就可以實現硬體仿真以做成模型機。將軟體模擬後的線路經一定處理後下載到FPGA，就可容 易地得到一個模型機，從該模型機，設計者就很直觀地測試其邏輯功能及性能指標。

儘管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由於CPLD和FPGA結構上的差異,具有各自的特點:
①CPLD更適合完成各種算法和組合邏輯,FPGA更適合於完成時序邏輯。換句話說,FPGA更適合於觸發器豐富的結構,而CPLD更適合於觸發器有限而乘積項豐富的結構。
②CPLD的連續式布線結構決定了它的時序延遲是均勻的和可預測的,而FPGA的分段式布線結構決定了其延遲的不可預測性。
③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內連電路的邏輯功能來編程,FPGA主要通過改變內部連線的布線來編程;FPGA可在邏輯門下編程,而CPLD是在邏輯塊下編程。
④FPGA的集成度比CPLD高,具有更複雜的布線結構和邏輯實現。
⑤CPLD比FPGA使用起來更方便。CPLD的編程採用Ｅ2ＰＲＯＭ或ＦＡＳＴＦＬＡＳＨ技術,無需外部存儲器晶片,使用簡單。而FPGA的編程信息需存放在外部存儲器上,使用方法複雜。
⑥ＣＰＬＤ的速度比FPGA快,並且具有較大的時間可預測性。這是由於FPGA是門級編程,並且ＣＬＢ之間採用分布式互聯,而CPLD是邏輯塊級編程,並且其邏輯塊之間的互聯是集總式的。
⑦ 在編程方式上,CPLD主要是基於Ｅ2ＰＲＯＭ或ＦＬＡＳＨ存儲器編程,編程次數可達1萬次,優點是系統斷電時編程信息也不丟失。CPLD又可分為在編程 器上編程和在系統編程兩類。FPGA大部分是基於ＳＲＡＭ編程,編程信息在系統斷電時丟失,每次上電時,需從器件外部將編程數據重新寫入ＳＲＡＭ中。其優 點是可以編程任意次,可在工作中快速編程,從而實現板級和系統級的動態配置。
⑧CPLD保密性好,FPGA保密性差。
⑨一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。
隨著複雜可編程邏輯器件(CPLD)密度的提高,數字器件設計人員在進行大型設計時,既靈活又容易,而且產品可以很快進入市場。許多設計人員已經感受到 CPLD容易使用、時序可預測和速度高等優點,然而,在過去由於受到CPLD密度的限制,他們只好轉向FPGA和ASIC。現在,設計人員可以體會到密度 高達數十萬門的CPLD所帶來的好處。

CPLD的結構
CPLD是屬於粗粒結構的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的比例高)和高度靈活的路由資源。CPLD的路由是連接在一起的,而FPGA的路由是分割開的。FPGA可能更靈活,但包括很多跳線,因此速度較CPLD慢。
CPLD以群陣列（array of clusters）的形式排列,由水平和垂直路由通道連接起來。這些路由通道把信號送到器件的引腳上或者傳進來,並且把CPLD內部的邏輯群連接起來。
CPLD之所以稱作粗粒,是因為,與路由數量相比,邏輯群要大得到。CPLD的邏輯群比FPGA的基本單元大得多,因此FPGA是細粒的。
CPLD的功能塊
CPLD最基本的單元是宏單元。一個宏單元包含一個寄存器(使用多達16個乘積項作為其輸入)及其它有用特性。
因為每個宏單元用了16個乘積項,因此設計人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何CPLD被認為是「邏輯豐富」型的。
宏單元以邏輯模塊的形式排列(LB),每個邏輯模塊由16個宏單元組成。宏單元執行一個AND操作,然後一個OR操作以實現組合邏輯。
每個邏輯群有8個邏輯模塊,所有邏輯群都連接到同一個可編程互聯矩陣。
每個群還包含兩個單埠邏輯群存儲器模塊和一個多埠通道存儲器模塊。前者每模塊有8,192b存儲器,後者包含4,096b專用通信存儲器且可配置為單埠、多埠或帶專用控制邏輯的FIFO。
CPLD有什麽好處？
I/O數量多
CPLD的好處之一是在給定的器件密度上可提供更多的I/O數,有時甚至高達70%。
時序模型簡單
CPLD優於其它可編程結構之處在於它具有簡單且可預測的時序模型。這種簡單的時序模型主要應歸功於CPLD的粗粒度特性。
CPLD可在給定的時間內提供較寬的相等狀態,而與路由無關。這一能力是設計成功的關鍵,不但可加速初始設計工作,而且可加快設計調試過程。
粗粒CPLD結構的優點
CPLD是粗粒結構,這意味著進出器件的路徑經過較少的開關,相應地延遲也小。因此,與等效的FPGA相比,CPLD可工作在更高的頻率,具有更好的性能。
CPLD的另一個好處是其軟體編譯快,因為其易於路由的結構使得布放設計任務更加容易執行。
細粒FPGA結構的優點
FPGA是細粒結構,這意味著每個單元間存在細粒延遲。如果將少量的邏輯緊密排列在一起,FPGA的速度相當快。然而,隨著設計密度的增加,信號不得不通過許多開關,路由延遲也快速增加,從而削弱了整體性能。CPLD的粗粒結構卻能很好地適應這一設計布局的改變。
靈活的輸出引腳
CPLD的粗粒結構和時序特性可預測,因此設計人員在設計流程的後期仍可以改變輸出引腳,而時序仍保持不變。
新的CPLD封裝
CPLD 有多種密度和封裝類型,包括單晶片自引導方案。自引導方案在單個封裝內集成了FLASH存儲器和CPLD,無須外部引導單元,從而可降低設計複雜性並節省 板空間。在給定的封裝尺寸內,有更高的器件密度共享引腳輸出。這就為設計人員提供了「放大」設計的便利,而無須更改板上的引腳輸出。

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