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台灣封裝企業在全世界市佔率逾5成

實際台灣封裝產線產出約全球7成的封裝

傳統封裝隨著集成電路的迅速發展，集成度也越來越高，封裝大致發展歷程：TO→DIP→PLCC→QFP→PGA→BGA→CSP→MCM



以下原文網址：read01.com/3zLkKm8.html

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#半導體行業 正在推動不同公司推出的產品。這些半導體產品必須經過複雜的產品開發程序才能滿足嚴格的技術和業務要求。這使得發展的規劃和戰略方面變得至關重要。 #半導體 行業的技術（設備和封裝方面）進步為設計人員和製造商提供了開發高度複雜半導體產品的資源。這些技術進步使半導體供電產品比以往任何時候都更小、更便攜。 半導體設計和製造方面的更多選擇和功能對公司及其客戶來說都是一種獎勵。然而，器件到晶體等級特性的廣泛範圍也意味著驅動新半導體產品開發的要求越來越嚴格，因此沒有容錯的餘地。
 

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一般我們所說的封測是指封裝測試，測試芯片功能與能耐

所以常聽到的OSAT 指的就是 Outsourced Semiconductor Assembly & Test 

封裝後測試是出廠前最後的測試工作，另外包括腳位掃瞄檢查、品管抽樣測試等，通過測試的積體電路就可以出廠銷售了

後測試流程 (一般接在封裝流程後)

➤預燒前測試（Pre-burn-in test）

預燒前測試的目的是確保積體電路在預燒時不會因為短路或大電流而影響其它正常元件的工作，同時可以將故障的積體電路先篩選出來，這些故障的積體電路就不必進行預燒了。



➤預燒（Burn-in）

預燒是讓積體電路在高溫與高電壓的嚴格條件下工作，使不良的元件「提早故障（Early failure）」。舉例來說，某一顆積體電路中可能某些多層金屬導線或金屬柱（Via）製作不良，要斷不斷的，賣給客戶以後可能使用一個月就發生故障，如果太多這種情形會造成公司商譽受損，退貨也會造成金錢損失，因此在積體電路出廠之前就先在高溫與高電壓的嚴格條件下工作，使製作不良的產品提早故障，而將這些不良品先篩選出來。



➤全功能測試（Final test）

全功能測試包括符合規格的完全測試與精密的時序參數測試等，以確保積體電路符合出廠標準。



➤雷射印字（Marking）

將產品的製造廠、品名、批號與製造日期等資訊以雷射打印在封裝外殼表面，做為辨識標記，雷射是高能量的光束，可以將文字直接刻寫在封裝外殼上。



➤封裝後測試

封裝好的積體電路外觀如＜圖二＞所示，積體電路的封裝後測試是將測試用的電訊號，經由導線架上的金屬接腳（蜈蚣腳）輸入積體電路，再經由金線傳送到黏著墊，再流入晶片內的 CMOS 中，經過數百萬個 CMOS 運算後的結果再由另外某些黏著墊送出，最後經由另外的金線傳送到導線架上另外的金屬接腳（蜈蚣腳）輸出，我們可以由這些輸出的電訊號來判斷積體電路是否正常工作。



另外像是記憶卡開卡也是在這階段

封裝後測試是出廠前最後的測試工作，另外包括腳位掃瞄檢查、品管抽樣測試等，通過測試的積體電路就可以出廠銷售了。

CP vs FT

CP(Circuit Probing or Chip Probing)，未封裝IC：針對晶圓先做初步測試(O/S、Leakage等)，篩選出來的結果(INK或MAP標示)會送給封裝廠，以利取Good die進行封裝(又稱Wafer Sort)，功能測試大多在FT進行 

CP 另一方面可提供晶圓良率確認



FT(Final Test)，已封裝IC：產品最終測試，這裡會加入更多的功能測試，進而對產品進行分Grade(依INK判斷 或是 FT 結果)，測試後良品放入Tray、Tube、Reel等包材後，送到SMT廠進行上板 

FT 另一方面可提供封裝良率確認



業界中CP可視情況不做，但FT一定要做

CP不做的原因： 

1.產品單價低，CP會增加cycle time 

2.Wafer製程有一定把握，CP可從中分等級

 

 

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世界 100 強公司：美國與其他（由 Visual Capitalist 💡 提供）
拆解世界 100 強公司，美國仍然佔據著最大的一塊蛋糕。
在整個 20 世紀，在全球化達到目前的頂峰之前，美國公司使該國成為經濟強國，並成為全球大部分市場價值的來源。

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半導體封裝（semiconductor package），是一種用於容納、包覆一個或多個半導體元件或積體電路的載體/外殼，外殼的材料可以是金屬、塑料、玻璃、或者是陶瓷。當半導體元元件核心或積體電路等從晶圓上刻蝕出來並切割成為獨立的晶粒以後，在積體電路封裝階段，將一個或數個晶粒與半導體封裝組裝或灌封為一體。半導體封裝為晶粒提供一定的衝擊/劃傷保護，為晶粒提供與外部電路連接的引腳或觸點，在晶粒工作時幫助將晶粒工作產生的熱量帶走。

一種半導體封裝最少有兩個引腳或觸點，用以和電路中的某兩端連接，這樣的元件例子有二極體，如果封裝的晶粒是微處理器類別的積體電路，則用於此晶片的封裝需要提供上百甚至上千個觸點或引腳。一些非常小型的半導體封裝，一般用觸點或細引線與外部電路接合。而一些較大型的積體電路以及一些大功率的半導體元元件，特別是需要較多高功率電能消耗的應用場合，則需重視封裝的導熱及散熱能力，以便帶走這些晶片在工作時產生的廢熱。

除了為被封裝的半導體晶粒提供連接能力以及導熱散熱能力以外，半導體封裝還必須將晶粒與外界保護起來，比如絕對不允許有濕氣滲入的情況。游離顆粒或是封裝內部出現腐蝕情況也會使半導體元元件、積體電路的運行效能大打折扣甚至損壞。[1]有的晶粒還要求其半導體封裝提供密封、與外界環境無氣體液體交換等能力，一般會用玻璃、陶瓷或金屬作為封裝材料。

半導體封裝標準也有不同國家的以及國際的標準，這些標準有JEDEC、Pro Electron、EIAJ等

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晶圓針測的方法是利用極為精密的探針 (Probe Needle)，與晶片的電性接點 (Pad) 接觸，經由探針界面卡 (Probe Card)，將測試所需之訊號由測試機 (Tester)送 進晶粒內，並接收對應之晶粒輸出訊號，再傳回測試機台，並依測試程式來判斷 晶圓功能是否符合設計規格

 

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ASML 控股公司（#ASML ）公佈了2021年第二季度業績：

- 第二季度凈銷售額為40億歐元，毛利率為50.9%，凈利潤為10億歐元

- 第二季度凈預訂83億歐元

- ASML 預計 2021 年第 3 季度凈銷售額在 52 億歐元至 54 億歐元之間，毛利率在 51% 到 52% 之間

- ASML 宣佈一項高達 90 億歐元的新股票回購計劃，該計劃將於 2023 年 12 月 31 日之前執行

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先不論成本優勢的面向

科技面上電晶體的密度如何提升仍是需要解決的課題

目前世界積極研究的方向有

晶片製造技術

封裝技術

材料開發

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摩爾定律（英語：Moore's law）是由英特爾（Intel）創始人之一戈登·摩爾提出的。其內容為：積體電路上可容納的電晶體數目，約每隔兩年便會增加一倍；經常被參照的「18個月」，是由英特爾執行長大衛·豪斯（David House）提出：預計18個月會將晶片的效能提高一倍（即更多的電晶體使其更快），是一種以倍數增長的觀測。

半導體行業大致按照摩爾定律發展了半個多世紀，對二十世紀後半葉的世界經濟增長做出了貢獻，並驅動了一系列科技創新、社會改革、生產效率的提高和經濟增長。個人電腦、網際網路、智慧型手機等技術改善和創新都離不開摩爾定律的延續。

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再談完IC種類以及延伸，我門開始進入IC製造

IC製造的流程是將晶圓廠所做好的晶圓，以光罩印上電路基本圖樣，再以氧化、擴散、CVD、蝕刻、離子植入等方法，將電路及電路上的元件，在晶圓上製作出來。由於IC上的電路設計是層狀結構，因此還要經過多次的光罩投入、圖形製作、形成線路與元件等重複程序，才能製作出完整的積體電路。

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台股有許多熱門的話題，像是被動元件、缺貨題材等等，也經常有人討論MOSFET，這到底是什麼意思呢？MOSFET，它是Metal Oxide Semiconductor Field Effect Transistor的縮寫，中文翻作金屬氧化物半導體場效電晶體，

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場效電晶體（英語：field-effect transistor，縮寫：FET）是一種通過電場效應控制電流的電子元件。

它依靠電場去控制導電通道形狀，因此能控制半導體材料中某種類型載子的通道的導電性。場效應電晶體有時被稱為「單極性電晶體」，以它的單載子型作用對比雙極性電晶體。由於半導體材料的限制，以及曾經雙極性電晶體比場效應電晶體容易製造，場效應電晶體比雙極性電晶體要晚造出，但場效應電晶體的概念卻比雙極性電晶體早。

場效應電晶體於1925年由Julius Edgar Lilienfeld和於1934年由Oskar Heil分別發明，但是實用的元件一直到1952年才被製造出來（結型場效應電晶體）。1960年Dawan Kahng發明了金屬氧化物半導體場效應電晶體，從而大部分代替了JFET，對電子行業的發展有著深遠的意義。

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